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[判断题]

设计一个60进制的计数器,至少有4个无效状态。()

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第1题
设计一个同步的五进制计数器,必须要用5个触发器。()
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第2题
试设计一个自然态序编码的同步七进制加法计数器.

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第3题
试用中规模同步十进制加法计数器CT74160,并附加必要的门电路,设计一个273进制计数器.

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第4题
用JK触发器设计一个同步六进制加1计数器。

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第5题
用JK触发器及最少的门电路设计一个同步五进制计数器,其状态Q2Q1Q0的转换图如图P5.
9所示.

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第6题
图10.66所示为四位二进制加法计数器,其功能表见表10.16所示.试将两片CT74161采用同步级联方式
及总体反馈归零法设计成一个23进制计数器,要求写出设计过程并画出连接图.

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第7题
一个六进制计数器与一个三进制计数器串联可得到()进制计数器.
一个六进制计数器与一个三进制计数器串联可得到()进制计数器.

A.6

B.3

C.9

D.18

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第8题
由两片CT74290级联组成异步100进制加法计数器.

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第9题
用74161构成的计数器如图1所示,试画出电路的状态图,指出这是几进制计数器。

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第10题
图P5.13是用两片中规模集成电路CT74LS290组成的计数电路,试分析此电路是多少进制的计数器?

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第11题
图5.26所示为一可变进制计数器,其模数受I4I3I2I1控制.其中,74290已通过将CP≇

图5.26所示为一可变进制计数器,其模数受I4I3I2I1控制.其中,74290已通过将CP1与Q0短接而连成8421BCD码十进制加法计数器的形式,CP0为外部计数输入端,为异步置0端,为异步置9端:CC14585为四位数码比较器,A3A2A1A0、B3B2B1B0为两个比较器的并行数据输入端,为扩展输入端,为比较输出端.

(1)分析I4I3I2I1=0110时,该电路为多少进制计数器,并画出其状态转换图.

(2)简述该可变进制计数器的工作原理.

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