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[多选题]

一个4位移位寄存器,现态为0110,经左移1位后其次态为()。

A.1011

B.1101

C.1110

D.0011

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第1题
图P6.8是由两个4位移位寄存器和一个串行加法器组成的运算电路。若两个寄存器的初始状态分别为Q1
3Q12Q11Q10=0101、Q23Q22Q21Q20=0011,那么经过4个时钟信号周期以后,两个移位寄存器中的数据都是什么?这个电路执行一种什么样的运算?

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第2题
有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6(0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.(1)请设计系统方框图;(2)请设计ASM流程图.
有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6(0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.(1)请设计系统方框图;(2)请设计ASM流程图.

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第3题
由4位移位寄存器构成的顺序脉冲发生器可产生()个顺序脉冲.

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第4题
小型控制器一般由()组成.

A.计数器或移位寄存器

B.译码器

C.次态输入逻辑

D.前三者组合起来

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第5题
若有一个序列的周期为15,则至少需要()级的线性反馈移位寄存器才能产生该序列。

A.3

B.4

C.5

D.6

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第6题
‏计数器74HC160现态Q3Q2Q1Q0=0011,当清零端RD=0,计数器的输出(次态)Q3Q2Q1Q0为()。‏

A.0010

B.0011

C.0100

D.0000

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第7题
写出图P5.17(a)电路中表示触发器的的次态Q次态Q´与它的现态Q和输入A,B之问的逻辑函数函数式,并画
写出图P5.17(a)电路中表示触发器的的次态Q次态Q´与它的现态Q和输入A,B之问的逻辑函数函数式,并画

出当CLK和A、B为图P5.17(b)给定的电压波形时,Q端对应的电压波形。设触发器的初始状态为Q=0。

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第8题
写出图P5.20(a)电路中触发器次态Q'与现态Q和A、B之间关系的逻辑函数式,并画出在图P5.20(b)给

写出图P5.20(a)电路中触发器次态Q'与现态Q和A、B之间关系的逻辑函数式,并画出在图P5.20(b)给定的输入电压波形下触发器输出的电压波形。设触发器的初始状态为Q=0。

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第9题
设计一个判别表达式中左,右括号是否配对山现的算法,采用()数据结构最佳。

A.线性表的顺序存储结构

B.队列

C.线性表的链式存储结构

D.栈

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第10题
用ISP技术设计一个可控计数器.当控制信号X=0时,为8421码十进制计数器;当X=1时,为4位二进制计数器.用VHDL语言写出设计源文件.

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第11题
设计一个4位奇偶校验器,当4位数中有奇数个1时,输出为0,否则输出为1。要求进行逻辑功能分析(真值表、逻辑表达式),基本逻辑门用VHDL语言设计描述,并进行功能仿真。
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