题目内容
（请给出正确答案）
[单选题]
在一个VHDL设计中Idata是一个信号，数据类型为std_ logic._vector, 试指出下面那个赋值语句是错误的（)。
A.idata ＜=“00001111”;
B.idata ＜= b”0000_ 1111” ;
C.idata ＜= X" AB”
D.idata ＜= B”21”:
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A.idata ＜=“00001111”;
B.idata ＜= b”0000_ 1111” ;
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D.idata ＜= B”21”:
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A.idata := 32;
B. idata ＜= 16#A0#;
C. idata ＜= 16#7#E1;
D. idata := B#1010#;
A.器件外部特性
B.器件的内部功能
C.器件的综合约束
D.器件外部特性与内部功能
A.器件外部特性
B.器件的内部功能
C.器件的综合约束
D.器件外部特性与内部功能
A.PROCESS为- -无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
B.敏感信号参数表中，应列出进程中使用的所有输入信号
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成
D.当前进程中声明的信号也可用于其他进程
