题目内容
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[单选题]
在Verilog语言中对Always语句描述错误的是？（)
A.@后敏感信号或表达式发生变化，语句就顺序执行一次
B.wire类型变量可以在这个语句中被赋值
C.reg类型变量可以在这个语句中被赋值
D.总是循环重复执行
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B.wire类型变量可以在这个语句中被赋值
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A.case语句表达式的取值可以超出语句下面列出的值的范围
B.语句各分支表达式允许同时满足case表达式的值
C.条件语句中的选择值需要完整覆盖表达式的取值范围
D.保险起见，case语句最后分枝最好都加上default语句
A.Python语言的numpy库支持对向量、矩阵等数据概念的表示
B.Python语言语法中对缩进的要求不是强制的
C.Python语言的列表(list，[])之中不能嵌套包含列表
D.Python语言中的while循环语句之中的循环条件不能直写为True，否则会造成死循环
A.PROCESS为- -无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
B.敏感信号参数表中，应列出进程中使用的所有输入信号
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成
D.当前进程中声明的信号也可用于其他进程
